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    • 专利摘要:
    Bei einer Ausführungsform umfaßt eine Halbleitervorrichtung ein leitendes Pad, welches in einem Halbleitersubstrat ausgebildet ist. Die Halbleitervorrichtung enthält ferner ein leitendes Muster, welches einer peripheren Zone des leitenden Pads überlagert ist. Das leitende Muster besitzt eine Öffnung, um eine andere Zone des leitenden Pads freizulegen. Die Halbleitervorrichtung enthält auch einen leitenden Kontakt, der sich durch die Öffnung hindurch erstreckt. Der leitende Kontakt ist elektrisch mit dem leitenden Pad verbunden. Als ein Ergebnis können die Herstellungskosten für die Halbleitervorrichtung reduziert werden, während der Produktionsdurchsatz verbessert werden kann.
    公开号:DE102004030806A1
    申请号:DE102004030806
    申请日:2004-06-25
    公开日:2005-01-27
    发明作者:Je-Min Park
    申请人:Samsung Electronics Co Ltd；
    IPC主号:H01L27-108
    专利说明:
    [0001] DieOffenbarung betrifft eine Halbleitervorrichtung und ein Verfahrenzur Herstellung der Halbleitervorrichtung. Spezieller betrifft dieErfindung eine Kontaktstruktur einer Halbleiterspeichervorrichtung undein Verfahrens zur Herstellung derselben.
    [0002] Mitder Entwicklung von Halbleiterherstellungstechnologien wurden Halbleitervorrichtungen mithohen Speicherkapazitätenrealisiert, die weit verbreitet in vielfältigen elektronischen oderelektrischen Gerätenverwendet werden. Speziell DRAM-Vorrichtungen wie diejenigen, dieeinzelne Einheitszellen enthalten und einen Transistor und einenKondensator enthalten, wurden hinsichtlich der Zellendichte starkverbessert. Mit der Erhöhungder Zellendichte wurden Kontaktlöcherzum Verbinden einer oberen leitenden Schicht mit einer unteren leitendenSchicht kleiner, währendZwischenschicht-Isolierschichtenzwischen den leitenden Schichten dicker geworden sind. Da das Kontaktloch einhohes Längenverhältnis (einVerhältniszwischen einer Höhedes Kontaktloches zu einer Weite oder Breite desselben) besitzt,wurde der Prozeßgrenzbereich einesphotolithographischen Prozesses zur Ausbildung des Kontaktlochesreduziert, so daß ein winzigesKontaktloch nicht mit Verwendung einer herkömmlichen Halbleiterherstellungstechnikausgebildet werden kann. Die Lösungbestand darin, Lande-Pads in einer DRAM-Vorrichtung einzubeziehen, umdas Längenverhältnis derKontaktlöcherzu reduzieren. Zusätzlichwurde eine Selbstausrichtkontaktstruktur (SAC) entwickelt, um winzigeKontakte in den Halbleitervorrichtungen mit winzigen Mustern unterhalbvon etwa 0,1 μmauszubilden, und zwar ohne Fehler der Halbleitervorrichtungen.
    [0003] Beispielsweiseoffenbart das koreanische Patent Nr. 200,697 ein Verfahren zur Herstellungeiner Halbleitervorrichtung ohne Fehler eines Metallkontaktes. Gemäß diesemVerfahren wird ein Schutzring an einem peripheren Abschnitt einerBitleitung ausgebildet, um einen Fehler des Metallkontaktes relativzur Bitleitung zu verhindern.
    [0004] Darüber hinausoffenbart das US-Patent Nr. 6,451,651 ein Verfahren zur Herstellungeiner Halbleitervorrichtung, in welcher ein Metallkontakt mit einemKontaktpad in einem peripheren/Kernbereich eines Halbleitersubstratsdurch einen Selbstausrichtprozeß verbundenwird.
    [0005] 1A bis 1F zeigen Querschnittsansichten, dieein herkömmlichesVerfahren zur Herstellung einer Halbleitervorrichtung gemäß dem obenerwähntenUS-Patent zeigen. In den 1A bis 1F ist mit 'P' ein peripherer/Kernbereich der Halbleitervorrichtungbezeichnet, und 'C' gibt einen Zellenbereich derHalbleitervorrichtung an.
    [0006] Gemäß den 1A und 1B werden nach der Ausbildung einer Gateisolierschichtauf dem Halbleitersubstrat 10, auf welchem eine Isolierschichtvorhanden ist, eine Polysiliziumschicht, eine Metallsilizidschichtund eine Gateabdeckschicht aufeinanderfolgend auf der Gateisolierschichtausgebildet.
    [0007] DieGateabdeckschicht, die Metallsilizidschicht und die Polysiliziumschichtwerden aufeinanderfolgend gemäß einemphotolithographischen Prozeß geätzt, umdadurch Gatemuster 15 auf dem Halbleitersubstrat 10 auszubilden.Nachdem Abstandshalter an den Seitenwänden der Gatemuster 15 ausgebildetworden sind, werden Fremdstoffe an Abschnitten des Substrats 10 zwischenden Gatemustern 15 implantiert, um Source-/Drainzonen auszubilden.Als ein Ergebnis werden Transistoren mit einem Gatemuster 15 undden Source-/Drainzonen auf dem Substrat 10 gebildet.
    [0008] EineSiliziumoxidschicht wird dann auf dem Substrat 10 ausgebildet,auf welchem die Transistoren vorhanden sind, und es wird dann dieSiliziumoxidschicht planarisiert, um eine erste Zwischenschicht-Isolierschicht 20 aufden Transistoren und auf dem Substrat 10 auszubilden. Dieerste Zwischenschicht-Isolierschicht 20 wird geätzt, umKontaktlöcherauszubilden, welche Abschnitte des Substrats 10 zwischenden Gatemustern 15 in dem Zellenbereich C freilegen.
    [0009] Nachdemeine Kontaktschicht aus Polysilizium auf der ersten Zwischenschicht-Isolierschicht 20 ausgebildetwurde, um die Kontaktlöcherauszufüllen,werden die leitende Schicht und die erste Zwischenschicht-Isolierschicht 20 teilweisegeätzt,um ein Bitleitungskontaktpad 25 und ein Speicherknotenpunktkontaktpad 30 aufdem Substrat 10 herzustellen.
    [0010] Eswird eine zweite Zwischenschicht-Isolierschicht 35 aufden Kontaktpads 25 und 30 und auf der ersten Zwischenschicht-Isolierschicht 20 ausgebildetund dann wird eine erste Ätzstoppschicht 40 aufder zweiten Zwischenschicht-Isolierschicht 35 ausgebildet.
    [0011] Dieerste Ätzstoppschicht 40 unddie zweite Zwischenschicht-Isolierschicht 35 werden geätzt, um einBitleitungskontaktloch zu bilden, welches das Bitleitungskontaktpad 25 indem Zellenbereich C freilegt. Hierbei werden die die Kontaktlöcher freilegendenAbschnitte des Substrats 10, die einem Bitleitungskontaktteilund einem Metallkontaktteil entsprechen, in dem peripheren/KernbereichP ausgebildet.
    [0012] Eswird eine Metallbarriereschicht 45 in dem Bitleitungskontaktlochdes Zellenbereiches C und in den Kontaktlöchern des peripheren/KernbereichesP ausgebildet.
    [0013] Nachdemeine Metallschicht ausgebildet worden ist, um das Bitleitungskontaktlochdes Zellenbereiches C zu füllenund auch die Kontaktlöcherdes peripheren/Kernbereiches P zu füllen, wird die Metallschichtgemäß einemchemisch-mechanischen Polierprozeß (CMP) geätzt, so daß ein Bitleitungskontaktpfropfen 50 indem Bitleitungskontaktloch des Zellenbereiches C ausgebildet wird,und wobei Metallkontaktpads 55 in den Kontaktlöchern desperipheren/Kernbereiches P jeweils ausgebildet werden.
    [0014] Abschnitteder ersten Ätzstoppschicht 40 werdenentfernt, ausgenommen einem Abschnitt der ersten Ätzstoppschicht 40,welcher benachbart den Metallkontaktpads 55 in dem peripheren/Kernbereich Pgelegen ist. Nachdem eine Nitridschicht 60 und eine leitendeBitleitungsschicht 65 auf der gesamten Oberfläche desSubstrats 10 ausgebildet worden sind, werden die Nitridschicht 60 unddie leitende Bitleitungsschicht 65 geätzt, um Bitleitungsmuster auf derzweiten Zwischenschicht-Isolierschicht 35 auszubilden.Nachdem hierbei eine Hilfsoxidschicht 70 und eine Opferschicht 75 aufder leitenden Bitleitungsschicht 65 ausgebildet wordensind, werden die Opferschicht 75, die Hilfsoxidschicht 70,die leitende Bitleitungsschicht 65 und die Nitridschicht 60 aufeinanderfolgendgemäß einemphotolithographischen Prozeß geätzt, umdadurch das Bitleitungsmuster auf der zweiten Zwischenschicht-Isolierschicht 35 auszubilden.
    [0015] Nachder Ausbildung der dritten Zwischenschicht-Isolierschicht 80 aufden Bitleitungsmustern wird die dritte Zwischenschicht-Isolierschicht 80 planiert,und zwar soweit, bis die Opferschicht 75 freigelegt ist.In dem peripheren/Kernbereich P besitzt ein Bitleitungsmuster, welchesmit dem Bitleitungskontaktpfropfen verbunden ist, eine relativ schmaleWeite, währendein Bitleitungsmuster, welches mit einem Metallkontaktpfropfen verbundenist, eine relativ großeWeite besitzt.
    [0016] Gemäß 1C werden die Opferschicht 75 unddie Hilfsoxidschicht 70 auf den Bitleitungsmustern selektivgeätzt,um die leitende Bitleitungsschicht 65 freizulegen. Dannwerden Nuten 84, welche die Bitleitungsmuster freilegen,auf der dritten Isolierschicht 80 ausgebildet.
    [0017] Gemäß 1D wird nach der Ausbildungeiner Nitridschicht auf der dritten Zwischenschicht-Isolierschicht 80 zumFüllender Nuten 85 die Nitridschicht geätzt, um Nitridschichtmuster 90 auszubilden,welche die Nuten 80 ausfüllen. Hierbei wird ein Abstandshalter 95 aneiner Seitenwand der Nut 85 gebildet, welche das Bitleitungsmustermit relativ großerWeite in dem peripheren/Kernbereich P freilegt.
    [0018] Eswerden dann aufeinanderfolgend eine zusätzliche Oxidschicht 100 undeine zweite Ätzstoppschicht 105 aufdem Bitleitungsmuster mit der relativ großen Weite ausgebildet, ebensoauf dem Nitridschichtmuster 90, auf dem Abstandshalter 95 undauf der dritten Zwischenschicht-Isolierschicht 80.
    [0019] Diezweite Ätzstoppschicht 105,die zusätzlicheOxidschicht 100, die dritte Zwischenschicht-Isolierschicht 80 unddie zweite Zwischenschicht-Isolierschicht 35 werden teilweisein dem Zellenbereich C geätzt,wodurch ein Speicherknotenpunktkontaktloch gebildet wird, welchesdas Speicherknotenpunktkontaktpad 30 freilegt. Es wirdein leitendes Material in das Speicherknotenpunktkontaktloch gefüllt, umeinen Speicherknotenpunktkontaktpfropfen 110 in dem Speicherknotenpunktkontaktlochauszubilden.
    [0020] Gemäß 1E werden nach der Ausbildung einesSpeicherknotenpunktes 115, der mit dem Speicherknotenpunktkontaktpfropfen 110 verbundenist, und zwar unter Verwendung einer Formoxidschicht, eine dielektrischeSchicht 120 und eine Plattenelektrode 125 aufeinanderfolgendauf dem Speicherknotenpunkt 115 ausgebildet, um einen Kondensatorin dem Zellenbereich C zu vervollständigen.
    [0021] Nachder Vervollständigungdes Kondensators in dem Zellenbereich C wird die zweite Ätzstoppschicht 105 aufdem peripheren/Kernbereich P entfernt. Dann wird eine vierte Zwischenschicht-Isolierschicht 130 über demSubstrat 10 ausgebildet, und zwar enthaltend den ZellenbereichC und den peripheren/Kernbereich P.
    [0022] Gemäß 1F wird die vierte Zwischenschicht-Isolierschicht 130 unddie dritte Zwischenschicht-Isolierschicht 80 geätzt, umKontaktlöcher auszubilden,welche die Plattenelektrode 125, das Metallkontaktpad 55 unddie Bitleitungsmuster freilegen. Wenn ein leitendes Material indie Kontaktlöcher gefüllt wird,werden Kontaktpfropfen 135, 140 und 145 inden Kontaktlöchernjeweils ausgebildet. Die Metallkontaktpfropfen 135, 140 und 145 verbinden dieoberen Verdrahtungen mit den darunter liegenden leitenden Strukturen.
    [0023] Beidem oben beschriebenen Verfahren zur Herstellung einer Halbleitervorrichtungist es wünschenswert,die Dicke der Nitridmuster zu erhöhen, um einen hohen Prozeßrandbereichsicherzustellen, und zwar fürdie Ausbildung der Bitleitungsmuster. Jedoch wird eine Erhöhung derDicke der Nitridmuster auch zu einer übermäßigen Vergrößerung der Dicke der Bitleitungen.Da die Intervalle zwischen den Bitleitungen sehr klein sind, undzwar in der Halbleitervorrichtung, die eine Designregel unterhalbvon 0,1 μmaufweist, werden die Längenverhältnisseder Bitleitungen somit stark erhöht.Als ein Ergebnis könnendie Bitleitungen elektrisch kurzgeschlossen werden. Da darüber hinausmehrere zusätzlicheSchichten auf den Bitleitungsmustern ausgebildet werden, um dadurchdie Metallkontaktpfropfen durch einen Selbstausrichtprozeß auszubilden,wird der Halbleiterherstellungsprozeß komplizierter. Ferner können diedarunter liegenden leitenden Strukturen beschädigt werden, da mehrere Ätzvorgänge ausgeführt werden,um die Metallkontaktpfropfen auszubilden.
    [0024] Damittlerweile die Größe des Kontaktpadsin dem peripheren/Kernbereich reduziert wurde, da die DRAM-Vorrichtungenhochdicht ausgebildet werden, wird ein überlappender Randbereich zurAusbildung eines Metallkontaktes relativ zu dem Kontaktpad ebenfallsstark reduziert. Obwohl die Designregel des peripheren/Kernbereichesebenfalls erhöhtwerden kann, um dieses Problem zu überwinden, gibt es einen Kompromiß dahingehend,daß derDurchsatz des DRAM-Vorrichtungsherstellungsprozesses reduziert werdenkann.
    [0025] EineHalbleitervorrichtung umfaßtein leitendes Pad, welches in einem Halbleitersubstrat ausgebildetist. Die Halbleitervorrichtung enthält ferner ein leitendes Muster,welches einer peripheren Zone des leitenden Pads überlagertist. Das leitende Muster besitzt eine Öffnung, um eine andere Zonedes leitenden Pads freizulegen. Die Halbleitervorrichtung enthält aucheinen leitenden Kontakt, der sich durch die Öffnung erstreckt. Der leitendeKontakt ist elektrisch mit dem leitenden Pad verbunden.
    [0026] Dieoben angegebenen und weitere Vorteile der Ausführungsformen der vorliegendenErfindung ergeben sich klarer aus der folgenden detaillierten Beschreibungunter Hinweis auf die beigefügten Zeichnungen,in welchen zeigen:
    [0027] 1A bis 1F Querschnittsansichten, die ein herkömmlichesVerfahren zur Herstellung einer Halbleitervorrichtung veranschaulichen;
    [0028] 2A bis 7 Querschnittsansichten, die ein Verfahrenzur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsformder vorliegenden Erfindung wiedergeben;
    [0029] 8 ein Elektronenmikroskopbildder Halbleitervorrichtung in 7.
    [0030] Eswerden nun Ausführungsformennach der vorliegenden Erfindung vollständig im folgenden unter Hinweisauf die beigefügtenZeichnungen beschrieben, in denen Beispiele der Ausführungsformender Erfindung dargestellt sind. Die Erfindung kann jedoch in vielenunterschiedlichen Ausführungsformenverkörpertsein und ist nicht auf die hier dargestellten Ausführungsformenbeschränkt.Diese Ausführungsformendienen hier dem Zweck, eine sorgfältige und vollständige Offenbarungzu gewährleistenund um den Rahmen der Erfindung Fachleuten zugänglich zu machen. In den Zeichnungensind die Dicken der Schichten und Zonen der Übersichtlichkeit halber übertriebendargestellt. Gleiche Bezugszeichen verweisen auf identische Elementeoder ähnlicheElemente in allen Zeichnungen. Es sei darauf hingewiesen, daß dann,wenn ein Element, wie beispielsweise eine Schicht, eine Zone oderein Substrat so dargestellt wird, daß es "auf' oder "über" einem anderen Element ist, es direktauf dem anderen Element sein kann oder auch unter Zwischenfügung vonElementen angeordnet sein kann.
    [0031] Die 2A bis 7 zeigen Querschnittsansichten, die einVerfahren zur Herstellung einer Halbleitervorrichtung gemäß einerAusführungsformder vorliegenden Erfindung zeigen. Die 2A, 2B, 3A, 3B, 4A, 4B, 5A und 5B zeigenQuerschnittsansichten, die einen Zellenbereich der Halbleitervorrichtung wiedergeben,und die 2C, 3C, 4C, 5C, 6 und 7 zeigen Querschnittsansichten die einenperipheren/Kernbereich der Halbleitervorrichtung darstellen, entsprechendeinem Nicht-Zellenbereich der Halbleitervorrichtung.
    [0032] 2A ist eine Querschnittsansichtentlang einer Richtung einer Wortleitung 240 in einem Zellenbereichder Halbleitervorrichtung und 2B isteine Querschnittsansicht entlang der Richtung einer Bitleitung 270 indem Zellenbereich der Halbleitervorrichtung. Zusätzlich zeigt 2C eine Querschnittsansicht entlang derRichtung der Bitleitung 271 in dem peripheren/Kernbereichder Halbleitervorrichtung.
    [0033] Die 2A bis 2C veranschaulichen Prozesse zur Ausbildungeiner ersten Isolierzwischenschicht 235 und von Kontaktpads 245 und 250 aufeinem Halbleitersubstrat 200.
    [0034] Gemäß den 2A bis 2C wird eine Isolierschicht 205 aufdem Substrat 200 ausgebildet, welches den Zellenbereichund den peripheren/Kernbereich aufweist, um aktive Zonen festzulegen.Die Isolierschicht 205 wird beispielsweise mit Hilfe einesIso lierprozesses hergestellt, wie einem Seichtgrabenisolierprozeß (STI)oder durch einen örtlichenSiliziumoxidationsprozeß (LOCOS).
    [0035] Eswird eine dünneGatedielektrikumsschicht, wie beispielsweise eine Gateoxidschicht (nichtgezeigt), auf dem Substrat 200 mit Hilfe eines thermischenOxidationsprozesses oder eines chemischen Dampfniederschlagsprozesses(CVD) ausgebildet. Hierbei wird die Gateoxidschicht auf den aktivenZonen des Substrats 200 ausgebildet. Die Gateoxidschichtwird in ein Muster gebracht, um Gateoxidmuster 215 aufdem Substrat 200 zu bilden.
    [0036] Eineerste leitende Schicht (nicht gezeigt) und eine erste Maskenschicht(nicht gezeigt) werden aufeinanderfolgend auf der Gateoxidschichtin dem Zellenbereich und in dem peripheren/Kernbereich ausgebildet.Die erste leitende Schicht wird in ein Muster gebracht, um leitendeGatemuster 215 auf den Gateoxidmustern 210 auszubilden,und es wird die erste Maskenschicht in ein Muster gebracht, um Gatemaskenmuster 220 aufden leitenden Gatemustern 215 auszubilden. Die erste Maskenschichtkann auch als Gatemaskenschicht bezeichnet werden.
    [0037] Beieiner Ausführungsformnach der vorliegenden Erfindung enthält die erste leitende Schicht Polysilizium,welches mit Fremdstoffen dotiert ist. Alternativ kann die ersteleitende Schicht eine Polycidstruktur besitzen, mit einem dotiertenPolysiliziumfilmmuster, welches auf dem Gateoxidmuster 210 ausgebildetist, und mit einem Metallsilizidfilmmuster, welches auf dem dotierenPolysiliziumfilmmuster ausgebildet ist.
    [0038] Dieerste Maskenschicht enthältein Material mit einer Ätzselektivität relativzu demjenigen der ersten Zwischenschicht-Isolierschicht 235,die aufeinanderfolgend ausgebildet werden. Beispielsweise kann dieerste Maskenschicht Nitrid enthalten, wie z.B. Siliziumnitrid, wenndie erste Zwischenschicht-Isolierschicht 235 Oxid enthält.
    [0039] Dieerste leitende Schicht, die erste Maskenschicht und die Gateoxidschichtwerden aufeinanderfolgend gemäß einemphotolithographischen Prozeß geätzt, wodurch Gatestrukturen 225 gebildetwerden, inklusive den Gateoxidmustern 210, den leitenden Gatemustern 215 undden Gatemaskenmustern 220. Bei einer Ausführungsformder vorliegenden Erfindung werden die erste leitende Schicht, dieerste Maskenschicht und die Gateoxidschicht aufeinanderfolgend geätzt, undzwar unter Verwendung eines Fotoresistmusters (nicht gezeigt) als Ätzmaske,um dadurch die Gatestrukturen 225 auf dem Substrat 200 auszubilden.Alternativ werden Gatemaskenmuster 220 unter Verwendungeines Fotoresistmusters als Ätzmaskeausgebildet, es wird das Fotoresistmuster mit Hilfe eines Aschungsprozessesund eines Abstreifprozesses entfernt. Es werden die leitenden Gatemuster 215 unddie Gateoxidmuster 220 unter Verwendung der Gatemaskenals Ätzmaskenausgebildet, so daß dieGatestrukturen 225 auf dem Substrat 200 ausgebildetwerden.
    [0040] Eswird eine erste Isolierschicht (nicht gezeigt) auf dem Substrat 200 hergestellt,welches den Zellenbereich und den peripheren/Kernbereich enthält, um dieGatestrukturen 225 abzudecken. Die erste Isolierschichtwird anisotrop geätzt,um die Gateabstandshalter 230 an den Seitenwänden derGatestrukturen 225 jeweils auszubilden.
    [0041] Eswerden dann Fremdstoffe in Abschnitte des Substrats 200 implantiert,die zwischen den Gatestrukturen 225 freiliegend sind, undzwar mit Hilfe Ionenimplantationsprozesses, so daß Source-/Drainzonen(nicht gezeigt) benachbart den Gatestrukturen 225 ausgebildetwerden. Somit sind Metalloxidhalbleitertransitoren (MOS) mit denGatestrukturen 225 und den Source-/Drainzonen auf dem Substrat 200 ausgebildet.Die Source-/Drainzonen, die in dem Zellenbereich ausgebildet sind,sind in Kondensatorkontaktzonen und Bitleitungskontaktzonen aufgeteilt.Die Kondensatorkontaktzonen könnenauch als Speicherknotenpunktkontaktzonen bezeichnet werden. DieKondensatoren sind elektrisch mit Kondensatorkontaktzonen verbunden,währenddie Bitleitungen 270 elektrisch mit den Bitleitungskontaktzonenverbunden sind. Als ein Ergebnis werden eine Vielzahl an Wortleitungen 240 indem Zellenbereich und dem peripheren/Kernbereich des Substrats 200 ausgebildet.Hierbei sind die Wortleitungen 240 im wesentlichen parallelzueinander ausgerichtet angeordnet. Eine Wortleitung 240 ist elektrischgegenüberder benachbarten Wortleitung 240 isoliert, und zwar durch dieZwischenfügungdes Gateabstandshalters 230 dazwischen.
    [0042] Beieiner Ausführungsformwerden primäre Fremdstoffein Abschnitte des Substrats 200 zwischen den Gatestrukturen 225 miteiner relativ niedrigen Fremdstoffkonzentration implantiert, bevordie Gateabstandshalter 230 an den Seitenwänden der Gatestrukturen 225 ausgebildetwerden. Es werden dann Sekundärfremdstoffein die Abschnitte des Substrats 200 zwischen den Gatestrukturen 225 ineiner relativ hohen Fremdstoffkonzentration implantiert, wodurchdann Source-/Drainbereiche des MOS-Transistors mit leicht dotierten Drainstrukturen (LDD)gebildet werden.
    [0043] Dieerste Zwischenschicht-Isolierschicht 235 wird auf dem Zellenbereichund dem peripheren/Kernbereich des Substrats 200 ausgebildet,um die Wortleitungen 240 abzudecken. Die erste Zwischenschicht-Isolierschicht 235 wirdunter Verwendung des Oxids ausgebildet, wie beispielsweise undotiertemSilikatglas (USG), plasmaunterstütztem Tetraorthosilikatglas(PE-TEOS), Aufschleuderglas (spin on glass) (SOG), hochdichtem plasmachemischenDampfniederschlags-(HDP-CVD)-Oxidphosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG)usw.
    [0044] Dieerste Zwischenschicht-Isolierschicht 235 wird mit Hilfeeines chemisch-mechanischen Polierprozesses (CMP) planiert und wirdeinem Rückätzprozeß unterworfenoder einer Kombination aus den genannten Vorgängen. Die erste Zwischenschicht-Isolierschicht 235 kannsoweit planiert werden, bis die oberen Flächen der Wortleitungen 240 freigelegtsind.
    [0045] Dieplanierte erste Zwischenschicht-Isolierschicht 235 wirdanisotrop geätzt,um erste Kontaktlöcher(nicht gezeigt) zu bilden, welche die Source-/Drainzonen der MOS-Transistoren freilegen.Die erste Zwischenschicht-Isolierschicht 235, die aus einemMaterial wie beispielsweise einem Oxid hergestellt ist, wird teilweisegeätzt,und zwar unter Verwendung eines Ätzgasesmit einer Ätzselektivität zwischender ersten Zwischenschicht-Isolierschicht 235 und der Gatemaske 220.Somit werden die ersten Kon taktlöcher,welche die Source-/Drainzonen freilegen, selbstausgerichtet, undzwar mit den Wortleitungen 240. Einige der ersten Kontaktlöcher legen dieKondensatorkontaktzonen frei (das heißt die Speicherknotenpunktkontaktzonen)und andere erste Kontaktlöcherlegen die Bitleitungskontaktzonen frei.
    [0046] Einezweite leitende Schicht (nicht gezeigt) ist auf der ersten Zwischenschicht-Isolierschicht 235 ausgebildet,um die ersten Kontaktlöcherzu füllen. Diezweite leitende Schicht wird unter Verwendung von Polysilizium,welches mit Fremdstoffen mit hoher Fremdstoffkonzentration dotiertist, hergestellt. Die zweite leitende Schicht wird mit Hilfe einesCMP-Prozesses geätztund es erfolgt ein Rückätzprozeß oder einKombinationsprozeß ausCMP und dem Rückätzprozeß, bis dieGatemaskenmuster 220 freigelegt sind. Als ein Ergebniswerden erste Speicherknotenpunktkontaktpads 245 und Bitleitungskontaktpads 250 jeweilsin den ersten Kontaktlöchernausgebildet. Hierbei werden die ersten Speicherknotenpunktkontaktpads 245 unddie Bitleitungskontaktpads 250 als selbstausgerichteteKontaktpads (SAC) bezeichnet. Die ersten Speicherknotenpunktkontaktpads 245 und dieBitleitungskontaktpads 250 werden elektrisch mit den Source-/Drainzonenverbunden. Zusätzlichkontaktieren die ersten Speicherknotenpunktkontaktpads 245 dieKondensatorkontaktzonen und die Bitleitungskontaktpads 250 kontaktierendie Bitleitungskontaktzonen.
    [0047] Die 3A bis 3C veranschaulichen Prozesse zur Ausbildungder Bitleitungen 270 und einer dritten Zwischenschicht-Isolierschicht 275 indem Zellenbereich und in dem peripheren/Kernbereich.
    [0048] Gemäß den 2A bis 3C wird eine zweite Zwischenschicht-Isolierschicht 255 aufden ersten Speicherknotenpunktkontaktpads 245, auf denBitleitungskontaktpads 250 und auf der ersten Zwischenschicht-Isolierschicht 230 ausgebildet.Die zweite Zwischenschicht-Isolierschicht 255 wird unterVerwendung eines Oxids hergestellt, wie beispielsweise USG, SOG,PE-TEOS, HDP-CVD-Oxid, PSG, BPSG usw. Hierbei kann die zweite Zwischenschicht-Isolierschicht 255 unterVerwendung eines dielektrischen Materials ausgebildet werden, welchesidentisch mit demjenigen der ersten Zwischen schicht-Isolierschicht 230 ist.Alternativ kann die zweite Zwischenschicht-Isolierschicht 255 unterVerwendung eines dielektrischen Materials hergestellt werden, welches verschiedenvon demjenigen der ersten Zwischenschicht-Isolierschicht 230 ist.Die zweite Zwischenschicht-Isolierschicht 255 isoliertelektrisch die ersten Speicherknotenpunktkontaktpads 245 vonden Bitleitungen 270. Die zweite Zwischenschicht-Isolierschicht 255 besitzteine Dicke von ca. 1000 Å bis etwa3000 Å.
    [0049] Umeinen Prozeßrandbereicheines nachfolgenden photolithographischen Prozesses sicherzustellen,wird die zweite Zwischenschicht-Isolierschicht 255 mitHilfe eines CMP-Prozesses geätzt undeinem Rückätzprozeß unterzogenoder einer Kombination aus denselben unterzogen. Als ein Ergebnisbesitzt die verbleibende zweite Zwischenschicht-Isolierschicht 255 eineDicke von etwa 1000 Å bisetwa 2000 Å über denWortleitungen 240.
    [0050] Dieverbleibende zweite Zwischenschicht-Isolierschicht 255 wirdteilweise mit Hilfe eines photolithographischen Prozesses geätzt, um zweiteKontaktlöcher(nicht gezeigt) auszubilden, welche die Bitleitungskontaktpads 250 freilegen,welche die Bitleitungskontaktzonen kontaktieren. Die zweiten Kontaktlöcher können auchals Bitleitungskontaktlöcherbezeichnet werden.
    [0051] Einedritte leitende Schicht (nicht gezeigt) und eine zweite Maskenschicht(nicht gezeigt) werden aufeinanderfolgend auf der zweiten Zwischenschicht-Isolierschicht 255 ausgebildet,um die zweiten Kontaktlöcherzu füllen.Die dritte leitende Schicht und die zweite Maskenschicht können inein Muster gebracht werden, um leitende Bitleitungsmuster 260 bzw.Bitleitungsmaskenmuster 265 auszubilden.
    [0052] Diezweite Maskenschicht und die dritte leitende Schicht werden aufeinanderfolgendmit Hilfe eines photolithographischen Prozesses geätzt, so daß Bitleitungen 270 aufder zweiten Zwischenschicht-Isolierschicht 255 gebildetwerden. Jede Bitleitung 270 enthält das Bitleitungskontaktmuster 260 unddas Bitleitungsmaskenmuster 265. Alternativ kann nach dem Ätzen derzweiten Maskenschicht, um das Bitleitungsmas kenmuster 265 zubilden, unter Verwendung eines Fotoresistmusters als Ätzmaske,die dritte leitende Schicht geätztwerden, um das leitende Bitleitungsmuster 260 zu bilden,und zwar unter Verwendung des Bitleitungsmaskenmusters 265 als Ätzmaske.
    [0053] Dasleitende Bitleitungsmuster 260 kann eine erste Schichtaus einer Metallzusammensetzung und einen zweiten Film aus Metallenthalten. Beispielsweise enthältdie erste Schicht Titan/Titannitrid (Ti/TiN) und die zweite SchichtenthältWolfram (W). Das Bitleitungsmaskenmuster 265 schützt das leitendeBitleitungsmuster 260 bei einem nachfolgenden Ätzprozeß zur Ausbildungvon Speicherknotenpunktkontaktlöchern.Beispielsweise kann das Bitleitungsmaskenmuster 265 Nitridenthalten.
    [0054] Wiein 3C gezeigt ist, werdenunterschiedliche Bitleitungen 270 und 271 an Abschnitten derzweiten Zwischenschicht-Isolierschicht 255 in dem peripheren/Kernbereichdes Substrats 200 ausgebildet. Hierbei besitzt eine Bitleitung 270 indem peripheren/Kernbereich eine Weite oder Breite, die im wesentlichenidentisch mit derjenigen der Bitleitung 270 in dem Zellenbereichist, währendeine andere Bitleitung 271 in dem peripheren/Kernbereich eineWeite oder Breite besitzt, die wesentlich weiter oder breiter istals diejenige der Bitleitung 270 in dem Zellenbereich.Diese weite Bitleitung 271 in dem peripheren/Kernbereichentspricht einem Kontaktpad (landing pad), mit welchem ein Metallkontakt 295 elektrischenKontakt schließt.Die Bitleitungen 270 in dem Zellenbereich und in dem peripheren/Kernbereichsind in einer Richtung angeordnet, im wesentlichen senkrecht zuden Wortleitungen 240.
    [0055] Imallgemeinen entsprechen die Bitleitungen 270 den Verdrahtungen,die Ladungen detektieren, welche in den Kondensatoren einer Speicherzelleeiner Halbleitervorrichtung gespeichert sind. Die Bitleitungen 270 sindelektrisch mit Leseverstärkernverbunden, die in einem peripheren Schaltungsbereich der Halbleitervorrichtungpositioniert sind. Spannungsschwankungen auf den Bitleitungen 270 können inEinklang mit dem Detektieren der Ladungen detektiert werden, diein den Kondensatoren gespeichert sind. Die Spannungsschwankungender Bitleitungen 270 könnenreduziert werden, und zwar in Einklang mit einer Erhöhung derKapazitätswerteder Kondensatoren oder einer Reduzierung im Ladekapazitätswert derBitleitungen 270. Da eine Empfindlichkeit der Leseverstärker verbessertwerden kann, und zwar entsprechend einer Reduzierung des Ladekapazitätswertesder Bitleitung 270, kann die Ladekapazität der Bitleitung 270 invorteilhafter Weise reduziert werden, um dadurch die Zuverlässigkeitund die Ansprechgeschwindigkeit der Halbleitervorrichtung zu verbessern.
    [0056] Beieiner Ausführungsformder vorliegenden Erfindung sind die leitenden Bitleitungsmuster 260 direktmit den Bitleitungskontaktpads 250 über die zweiten Kontaktlöcher verbunden,die den Bitleitungskontaktlöchernentsprechen.
    [0057] AlternativkönnenBitleitungskontaktpfropfen, welche die Bitleitungspads 250 kontaktieren,in den Bitleitungskontaktlöchernausgebildet werden, indem ein leitendes Material in die Bitleitungskontaktlöcher gefüllt wird.Es werden dann die leitenden Bitleitungsmuster 260 aufden Bitleitungskontaktpfropfen ausgebildet. Speziell werden eineSperrmetallschicht und eine Metallschicht auf der zweiten Zwischenschicht-Isolierschicht 255 ausgebildet,um die Bitleitungskontaktlöcherzu füllen.Die Sperrmetallschicht kann Titan/Titannitrid enthalten und dieMetallschicht kann Wolfram enthalten. Die Sperrmetallschicht und dieMetallschicht werden mit Hilfe eines CMP-Prozesses geätzt odermit Hilfe eines Rückätzprozesses geätzt, bisdie zweite Zwischenschicht-Isolierschicht 255 freigelegtist, wodurch dann die Bitleitungskontaktpfropfen gebildet werden,welche die Bitleitungskontaktlöcherfüllen.Somit kontaktieren die Bitleitungskontaktpfropfen direkt die Bitleitungskontaktpads 250.Dann, nachdem die dritte leitende Schicht und die zweite Maskenschichtauf den Bitleitungskontaktpads und der zweiten Zwischenschicht-Isolierschicht 255 ausgebildetwurden, werden die zweite Maskenschicht und die dritte leitendeSchicht geätzt,um die leitenden Bitleitungsmuster 260 und die Bitleitungsmaskenmuster 265 auszubilden.Hierbei enthältjedes der leitenden Bitleitungsmuster 260 lediglich einenMetallfilm. Als ein Ergebnis wird das leitende Bitleitungsmuster 260 elektrischmit dem Bitleitungskontaktpad 250 über den Bitleitungskontaktpfropfenverbunden.
    [0058] Eswird eine dritte Zwischenschicht-Isolierschicht 275 über demSubstrat 200 ausgebildet, welches die Bitleitungen 270 enthält. Diedritte Zwischenschicht-Isolierschicht 275 wird beispielsweise unterVerwendung von einem Oxid wie USG, SOG, PE-TEOS, HDP-CVD-Oxid, BPSG,PSG usw. ausgebildet. Wie oben beschrieben ist, kann die dritteZwischenschicht-Isolierschicht unter Verwendung eines Materialswie einem Oxid ausgebildet werden, welches identisch oder verschiedenist von demjenigen der ersten Zwischenschicht-Isolierschicht 235 oder derzweiten Zwischenschicht-Isolierschicht 255.
    [0059] Diedritte Zwischenschicht-Isolierschicht 275 kann mit Hilfeeines CMP-Prozesses, eines Rückätzprozessesoder einer Kombination aus denselben geätzt werden, um die dritte Zwischenschicht-Isolierschicht 275 zuplanieren.
    [0060] Wenndie dritte Zwischenschicht-Isolierschicht 275 auf den leitendenBitleitungsmustern 260 ausgebildet wird, die Wolfram enthalten,und zwar unter Verwendung eines Hochtemperaturoxidniederschlagsverfahrens,bei dem bei hoher Temperatur Oxid niedergeschlagen wird oder einOxid ausgebildet wird, welches einen Backprozeß erfordert, wie beispielsweiseBPSG oder SOG, nach dem Niederschlagen der leitenden Bitleitungsmuster 260,kann das Wolfram, welches in den leitenden Bitleitungsmustern 260 enthaltenist, oxidiert werden, da die Seitenwände der leitenden Bitleitungsmuster 260 freiliegendsind. Um eine Oxidation der leitenden Bitleitungsmuster 260 zuverhindern, wird die dritte Zwischenschicht-Isolierschicht 275 invorteilhafter Weise auf dem leitenden Bitleitungsmuster 260 unterVerwendung eines HDP-CVD-Oxids ausgebildet, welches in einfacherWeise das leitende Bitleitungsmuster 260 ohne Erzeugungeiner Leerstelle darin abdeckt.
    [0061] Alternativkann auf den Bitleitungen 270 eine Nitridschicht ausgebildetwerden und auch auf der zweiten Zwischenschicht-Isolierschicht 255,um das Erzeugen einer Leerstelle in der dritten Zwischenschicht-Isolierschicht 275 zwischenden Bitleitungen 270, die benachbart zueinander liegen,zu verhindern. Es kann dann die dritte Zwischen schicht-Isolierschicht 275 aufder Nitridschicht ausgebildet werden. Hierbei kann die Nitridschichteine Dicke von etwa 50 Å bisetwa 200 Å aufweisen.
    [0062] Umdarüberhinaus eine Beschädigungder Bitleitungen 270 und elektrische Kurzschlüsse zwischenden Bitleitungen 270 und den zweiten Speicherknotenpunktkontaktenzu verhindern, können Abstandshalteran den Seitenwändender Bitleitungen 270 bei einem Prozeß zur Ausbildung der Speicherknotenpunktkontaktlöcher ausgebildetwerden. Hierbei werden die Abstandshalter in bevorzugter Weise unterVerwendung eines Materials, wie beispielsweise Nitrid, ausgebildet,welches eine Ätzselektivität relativzu der dritten Zwischenschicht-Isolierschicht 275 hat.
    [0063] Die 4A bis 4C veranschaulichen Prozesse zur Ausbildungder Speicherknotenpunktkontaktpfropfen 280 und eines Speicherknotenpunktkontaktmusters 285.
    [0064] Gemäß den 4A bis 4C wird die dritte Zwischenschicht-Isolierschicht 275 undwird die zweite Zwischenschicht-Isolierschicht 255 teilweise mitHilfe eines photolithographischen Prozesses geätzt, um dritte Kontaktlöcher (nichtgezeigt) auszubilden, welche die ersten Speicherknotenpunktkontaktpads 245 freilegen.Die dritten Kontaktlöcherwerden auch als Speicherknotenpunktkontaktlöcher bezeichnet.
    [0065] AlternativkönnenSpeicherknotenpunktkontaktlöcherunter Verwendung von Abstandshaltern mit Hilfe eines Selbstausrichtprozessesausgebildet werden. Spezieller gesagt, wird die dritte Zwischenschicht-Isolierschicht 275 teilweisegeätzt,um Öffnungenan Abschnitten der dritten Zwischenschicht-Isolierschicht 275 zubilden. Nachdem eine Nitridschicht auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildetwurde, die Öffnungenenthält,wird die Nitridschicht anisotrop geätzt, um Abstandshalter an denSeitenwändender Öffnungen auszubilden.Es werden dann die dritte Zwischenschicht-Isolierschicht 275 unddie zweite Zwischenschicht-Isolierschicht 255 so langegeätzt,bis die ersten Speicherknotenpunktkontaktpads 245 freigelegt sind,um Speicherknotenpunktkontaktlöcherdurch die dritte Zwischenschicht-Isolierschicht 275 unddie zweite Zwischenschicht-Isolierschicht 255 auszubilden.Das heißt,die Speicher knotenpunktkontaktlöcherwerden dabei selbstausgerichtet mit den Abstandshaltern ausgebildet.
    [0066] Zusätzlich können Speicherknotenpunktkontaktlöcher unterVerwendung einer Opferschicht ausgebildet werden. Die Opferschichtwird auf der dritten Zwischenschicht-Isolierschicht 275 undauf den Bitleitungen 270 ausgebildet, und zwar unter Verwendungeines Materials mit einer Ätzraterelativ zu derjenigen der dritten Zwischenschicht-Isolierschicht 275.Wenn beispielsweise die dritte Zwischenschicht-Isolierschicht 275 HDP-CVD-Oxidenthält,so enthältdie Opferschicht BPSG mit einer hohen Fremdstoffkonzentration. DieOpferschicht schützt dieleitenden Bitleitungsmuster 260 bei einem Ätzprozeß zur Ausbildungder Speicherknotenpunktkontaktlöcher.Die Speicherknotenpunktkontaktlöcherlegen die ersten Speicherknotenpunktkontaktpads 245 freiund werden durch Ätzender Opferschicht, der dritten Zwischenschicht-Isolierschicht 275 und der zweitenZwischenschicht-Isolierschicht 255 gebildet. Die Abstandshalterkönnenan den Seitenwänden der Öffnungenausgebildet werden, die in der dritten Zwischenschicht-Isolierschicht 275 ausgebildetsind, so daß Speicherknotenpunktkontaktlöcher durcheinen Selbstausrichtprozeß inder oben beschriebenen Weise ausgebildet werden können.
    [0067] Beieiner anderen Ausführungsformder vorliegenden Erfindung kann eine Antireflexionsschicht (ARL)auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildetwerden, um einen Prozeßrandoder Prozeßgrenzbereichdes Ätzprozessessicherzustellen, um damit die Speicherknotenpunktkontaktlöcher auszubilden.Bei einer noch anderen Ausführungsformder vorliegenden Erfindung kann nach der Ausbildung der Speicherknotenpunktkontaktlöcher ein zusätzlicherReinigungsprozeß vorgenommenwerden, um eine ursprünglicheOxidschicht oder Teilchen der ersten Speicherknotenpunktkontaktpads 245 zuentfernen, die überdie Speicherknotenpunktkontaktlöcherfreigelegt sind.
    [0068] Nachdemeine vierte leitende Schicht (nicht gezeigt) auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildetwurde, um die Speicherknotenpunktkontaktlö cher auszufüllen, wird die vierte leitendeSchicht mit Hilfe eines CMP-Prozesses, eines Rückätzprozesses oder eines Kombinationsprozessesaus CMP und einem Rückätzprozeß so langegeätzt,bis die dritte Zwischenschicht-Isolierschicht 275 freigelegtist. Somit werden die Speicherknotenpunktkontaktpfropfen 280 jeweilsin den Speicherknotenpunktkontaktlöchern ausgebildet. Die Speicherknotenpunktkontaktpfropfen 280 können dotiertesPolysilizium enthalten, welches im wesentlichen ähnlich demjenigen der erstenSpeicherknotenpunktkontaktpads 245 ist.
    [0069] Jedochwerden die Speicherknotenpunktkontaktpfropfen 280 nichtin dem peripheren/Kernbereich ausgebildet, wie in 4C gezeigt ist.
    [0070] Umdie zweiten Speicherknotenpunktkontaktpads 290 auszubilden,die beispielsweise eine rechteckförmige Gestalt haben, wird einePufferschicht (nicht gezeigt) auf dem Speicherknotenpunktkontaktpfropfen 280 undauf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet.Die Pufferschicht wird unter Verwendung eines Materials wie beispielsweiseeines Oxids hergestellt. Die Pufferschicht kann mit Hilfe einesphotolithographischen Prozesses geätzt werden, so daß das Speicherknotenpunktkontaktmuster 285 unddas Metallkontaktmuster 286 in dem Zellenbereich bzw. indem peripheren/Kernbereich des Substrats 200 gebildet werden.Das Speicherknotenpunktkontaktmuster 285 und das Metallkontaktmuster 286 legenteilweise die dritte Zwischenschicht-Isolierschicht 275 frei,welche die Speicherknotenpunktkontaktpfropfen 280 und die Bitleitungskontaktpads 271 enthält. In demZellenbereich des Substrats 200 wird das Speicherknotenpunktkontaktmuster 285 ausgebildet,um Abschnitte der dritten Zwischenschicht-Isolierschicht 275 freizulegen,auf der die zweiten Speicherknotenpunktkontaktpads 290 ausgebildetsind. In dem peripheren/Kernbereich des Substrats 200 wirddas Metallkontaktmuster 286 ausgebildet, um Abschnitteeiner Oberflächeder dritten Zwischenschicht-Isolierschicht 275 freizulegen,unter welcher ein peripherer Abschnitt der Bitleitungskontaktpads 271 positioniertist, wie in 4C dargestelltist.
    [0071] Gemäß 4C wird das Metallkontaktmuster 286 anAbschnitten der dritten Zwischenschicht-Isolierschicht 275 ausgebildet,welche einen Abschnitt enthalten, wo die Metallkontakte 295 ausgebildetwerden.
    [0072] Gemäß eineranderen Ausführungsformder vorliegenden Erfindung wird nach der Ausbildung der Pufferschichtin dem Zellenbereich und in dem peripheren/Kernbereich des Substrats 200 vorder Ausbildung des zweiten Speicherknotenpunktkontaktpads 290 unddes Metallkontakts 295 die Pufferschicht in ein Mustergebracht, um das Knotenpunktkontaktmuster 280 in dem Zellenbereichauszubilden und um das Metallkontaktmuster 286 in dem peripheren/Kernbereichauszubilden. Das Metallkontaktmuster 286, welches in demperipheren/Kernbereich ausgebildet ist, besitzt eine Öffnung 289,die übereinem oberen peripheren Abschnitt des Bitleitungskontaktpads 271 gelegenist. Hierbei wird das Metallkontaktmuster 286 teilweisedurch das Bitleitungskontaktpad 271 überlappt, und zwar durch eineFehlausrichttoleranzgrenze eines nachfolgenden Prozesses zur Ausbildungdes Metallkontaktes 295. Das heißt, die Prozeßtoleranzgrenzedes Prozesses zur Ausbildung des Metallkontaktes 295 kannsich erhöhen,und zwar in Einklang mit einer Erhöhung der Weite oder Breitedes Metallkontaktmusters 286, welches über dem Bitleitungskontaktpad 271 positioniertist. Es kann daher die Überlappungstoleranzgrenzedes Metallkontaktmusters 286 relativ zu dem Bitleitungskontaktpad 271 starkerhöhtwerden, ohne eine Variation oder Änderung einer Größe der Halbleitervorrichtung.
    [0073] Die 5A bis 5C veranschaulichen Prozesse zur Ausbildungder zweiten Speicherknotenpunktkontaktpads 290 und einesfünftenleitenden Schichtmusters 291.
    [0074] Gemäß den 5A bis 5C wird eine fünfte leitende Schicht (nichtgezeigt) auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet,die durch das Speicherknotenpunktkontaktmuster 285 unddas Metallkontaktmuster 286 freigelegt ist. Beispielsweisewird die fünfteleitende Schicht unter Verwendung von dotiertem Polysilizium ausgebildet.
    [0075] Diefünfteleitende Schicht wird mit Hilfe eines CMP-Prozesses geätzt oderauch unter Verwendung eines Rückätzprozessesoder einer Kombination aus CMP und einer Rückätzung, bis das Speicherknotenpunktkontaktmuster 285 unddas Metallkontaktmuster 286 freigelegt sind, wodurch diezweiten Speicherknotenpunktkontaktpads 290 und das fünfte leitendeSchichtmuster 291 gebildet werden. Die zweiten Speicherknotenpunktkontaktpads 290 werdenauf den Speicherknotenpunktkontaktpfropfen 280 in dem Zellenbereichdes Substrats 200 ausgebildet, und es wird das fünfte leitendeSchichtmuster 291 in dem Metallkontaktmuster 286 indem peripheren/Kernbereich des Substrats 200 ausgebildet.Das fünfteleitende Schichtmuster 291 wird über dem Bitleitungskontaktpad 271 positioniert,welches durch das Metallkontaktmuster 286 freigelegt ist.Somit wird ein Abschnitt 286' desMetallkontaktmusters 286 über einem zentralen Abschnittdes Bitleitungskontaktpads 271 positioniert und es wirddas fünfteleitende Schichtmuster 291 über einen peripheren Abschnittdes Bitleitungskontaktpads 271 positioniert. Bei einemnachfolgenden Prozeß zurAusbildung eines Metallkontaktloches 294 kann, nachdemder Abschnitt des Metallkontaktmusters 286 entsprechend einemzentralen Abschnitt des Bitleitungskontaktpads 271 entferntwurde, der zentrale Abschnitt des Bitleitungskontaktpads 271 entferntwerden, um darin eine Öffnungauszubilden. Als ein Ergebnis kann die Öffnung, welche eine Oberfläche desleitenden Bitleitungsmusters 261 freilegt, entlang demzentralen Abschnitt des Bitleitungskontaktpads 271 ausgebildetwerden. Die zweiten Speicherknotenpunktkontaktpads 290 werdenelektrisch mit den Kondensatorkontaktzonen über die Speicherknotenpunktkontaktpfropfen 280 indem Zellenbereich verbunden. Das fünfte leitende Schichtmuster 291 wird über demperipheren Abschnitt des Bitleitungskontaktpads 271 in demperipheren/Kernbereich positioniert.
    [0076] Die 6 und 7 veranschaulichen Prozessor zur Ausbildungdes Metallkontaktloches 294 und des Metallkontaktes 295 indem peripheren/Kernbereich des Substrats 200. 8 zeigt ein elektronenmikroskopischesBild, welches die Halbleitervorrichtung in 7 veranschaulicht.
    [0077] Obwohldiese hier nicht gezeigt sind, werden Kondensatoren in dem Zellenbereichdes Substrats 200 in Einklang mit einem allgemeinen Prozeß zur Herstellungvon Kondensatoren ausgebildet. Jeder der Kondensatoren enthält eineSpeicherelektrode, die an dem zweiten Speicherknotenpunktkontaktpad 290 ausgebildetist, eine dielektrische Schicht, die an der Speicherelektrode ausgebildetist, und eine Plattenelektrode, die an der dielektrischen Schichtausgebildet ist.
    [0078] Gemäß den 6 bis 8 wird nach der Ausbildung der Kondensatorenin dem Zellenbereich des Substrats 200 eine vierte Zwischenschicht-Isolierschicht 300 über dergesamten Oberflächedes Substrats 200 ausgebildet. Die vierte Zwischenschicht-Isolierschicht 300,das Metallkontaktmuster 286 und das Bitleitungsmaskenmuster 265 werden teilweisemit Hilfe eines photolithographischen Prozesses geätzt, wodurchein Metallkontaktloch 294 ausgebildet wird, welches dasleitende Bitleitungsmuster 260 des Bitleitungskontaktpads 721 freilegt. DasMetallkontaktloch 294 kann auch als viertes Kontaktlochbezeichnet werden. Hierbei wird ein Abschnitt des Metallkontaktmusters 286,der überdem zentralen Abschnitt des Bitleitungskontaktpads 271 gelegenist, entfernt, um dadurch die Öffnungauszubilden, welche den zentralen Abschnitt des Bitleitungskontaktpads 271 freilegt.
    [0079] Eswird eine sechste leitende Schicht (nicht gezeigt) auf der viertenZwischenschicht-Isolierschicht 300 ausgebildet, und zwarunter Verwendung von dotiertem Polysilizium oder von Wolfram, umdas Metallkontaktloch 294 aufzufüllen. Wenn die sechste leitendeSchicht mit Hilfe eines CMP-Prozesses geätzt wird oder mit Hilfe einesRückätzprozessesoder einer Kombination dieser Prozesse, wird der Metallkontakt 295 indem Metallkontaktloch 294 ausgebildet. Der Metallkontakt 295 verbindetelektrisch das Bitleitungskontaktpad 271 mit einer oberenVerdrahtung (nicht gezeigt). Da das fünfte leitende Schichtmuster 291 eine Ätzselektivität relativzu dem Metallkontaktmuster 294 besitzt, wird das Metallkontaktloch 294 relativzu dem Bitleitungskontaktpad 271 selbstausgerichtet. Eskann daher der Prozeßtoleranzgrenzbereichzur Ausbildung des Metallkontaktes 295 stark verbessertwerden, da der Metallkontakt 295 relativ zu dem Bitleitungskontaktpad 271 selbstausgerichtetangeordnet wird.
    [0080] Gemäß anderenAusführungsformender vorliegenden Erfindung kann ein Überlappungsgrenzbereich odereine Überlappungsgrenzeeines Metallkontaktes relativ zu einem Bitleitungskontaktpad maximiertwerden, und zwar ohne Abwandlungen eines Layout für eine Halbleitervorrichtungund einer Größe der Halbleitervorrichtung,so daß dadurchin korrekter Weise der Metallkontakt mit dem Bitleitungskontaktpadverbunden werden kann. Jedoch kann ein Prozeßtoleranzgrenzbereich für die Ausbildungdes Metallkontaktes unzureichend sein. Es wird daher ein Fehlerder Halbleitervorrichtung dadurch verhindert, indem effektiv dieVerbindung zwischen dem Metallkontakt und dem Bitleitungskontaktpadsichergestellt wird. Zusätzlichwird der Metallkontakt zum Verbinden der Bitleitung mit einer oberenVerdrahtung ohne einen zusätzlichenphotolithographischen Prozeß ausgeführt, sodaß eineBeschädigungder Bitleitung und der darunter liegenden Strukturen effektiv verhindertwerden kann und der Prozeß zumAusbilden des Metallkontaktes vereinfacht werden kann. Als ein Ergebniskönnendie Herstellungskosten fürdie Halbleitervorrichtung reduziert werden und der Herstellungsdurchsatzkann verbessert werden.
    [0081] Nachdembeispielhafte Ausführungsformen derErfindung beschrieben wurden, sei darauf hingewiesen, daß die Erfindungdurch die anhängenden Ansprüche definiertist und nicht auf spezielle Einzelheiten beschränkt ist, die in der obigenBeschreibung dargelegt sind, wobei viele offensichtliche Abänderungenmöglichsind, ohne dadurch den Rahmen der Erfindung, wie er hier beanspruchtwird, zu verlassen.
    权利要求:
    Claims (34)
    [1] Halbleitervorrichtung, mit: einem leitendenPad, welches in einem Nicht-Zellenbereich eines Halbleitersubstratsausgebildet ist; einem leitenden Muster, welches einer peripheren Zonedes leitenden Pads überlagertist, wobei das leitende Muster eine Öffnung aufweist, um eine andere Zonedes leitenden Pads freizulegen; und einem leitenden Kontakt,der sich durch die Öffnung hindurcherstreckt, wobei der leitende Kontakt elektrisch mit dem leitendenPad verbunden ist.
    [2] Halbleitervorrichtung nach Anspruch 1, ferner miteiner oberen Verdrahtung, die überdem leitenden Muster angeordnet ist, wobei der leitende Kontaktmit der oberen Verdrahtung verbunden ist.
    [3] Halbleitervorrichtung nach Anspruch 1, bei der dasleitende Pad ein Bitleitungskontaktpad umfaßt, welches in einem peripheren/Kern-Bereichdes Substrats ausgebildet ist.
    [4] Halbleitervorrichtung nach Anspruch 3, bei der dasBitleitungskontaktpad (landing pad) ein leitendes Bitleitungsmusterumfaßt,welches auf dem Halbleitersubstrat ausgebildet ist, und ein Bitleitungsmaskenmusterumfaßt,welches auf dem leitenden Bitleitungsmuster ausgebildet ist.
    [5] Halbleitervorrichtung nach Anspruch 4, bei der dasleitende Bitleitungsmuster eine erste Schicht umfaßt, dieaus einer Metallverbindung besteht, und eine zweite Schicht umfaßt, dieaus einem Metall besteht.
    [6] Halbleitervorrichtung nach Anspruch 5, bei der dieerste Schicht Titan/Titannitrid und die zweite Schicht Wolfram aufweist.
    [7] Halbleitervorrichtung nach Anspruch 4, bei der dasBitleitungsmaskenmuster Nitrid aufweist.
    [8] Halbleitervorrichtung nach Anspruch 4, bei der derleitende Kontakt mit dem leitenden Bitleitungsmuster über dasBitleitungsmaskenmuster verbunden ist.
    [9] Halbleitervorrichtung nach Anspruch 1, ferner miteiner Isolierschicht, die zwischen dem leitenden Pad und dem leitendenMuster ausgebildet ist.
    [10] Halbleitervorrichtung nach Anspruch 9, bei der derleitende Kontakt mit dem leitenden Pad über die Isolierschicht verbundenist.
    [11] Halbleitervorrichtung nach Anspruch 1, bei der dasleitende Muster Polysilizium aufweist.
    [12] Halbleitervorrichtung nach Anspruch 1, bei der derleitende Kontakt dotiertes Polysilizium oder Wolfram aufweist.
    [13] Verfahren zur Herstellung einer Halbleitervorrichtung,mit den folgenden Schritten: Ausbilden eines leitenden Padsin einem Nicht-Zellenbereich eines Halbleitersubstrats; Ausbildeneines ersten Musters überdem leitenden Pad, wobei das erste Muster Löcher enthält, die einer peripheren Zonedes leitenden Pads überlagertsind oder überdieser liegen; Ausbilden von zweiten Mustern innerhalb derLöcher; Entferneneines Abschnitts des ersten Musters zwischen den zweiten Mustern,um dadurch eine Öffnungauszubilden, die eine andere Zone des leitenden Pads freilegt; und Ausbildeneines leitenden Kontaktes, der sich durch die Öffnung hindurch erstreckt undder elektrisch mit dem leitenden Pad verbunden ist.
    [14] Verfahren nach Anspruch 13, bei dem die Ausbildungdes leitenden Pads ferner die folgenden Schritte umfaßt: Ausbildeneiner ersten Isolierschicht auf dem Substrat; Ausbilden einerleitenden Schicht auf der ersten Isolierschicht; Ausbildeneiner Maskenschicht auf der leitenden Schicht; und Ätzen derMaskenschicht und der leitenden Schicht, um dadurch das leitendePad mit einem leitenden Muster und einem Maskenmuster auszubilden.
    [15] Verfahren nach Anspruch 14, bei dem die Ausbildungdes leitenden Kontaktes ferner folgendes umfaßt: Ausbilden einer zweitenIsolierschicht auf dem ersten Muster und auf dem zweiten Muster; Ätzen derzweiten Isolierschicht, des ersten Musters und des Maskenmusters,um dadurch ein Kontaktloch auszubilden, welches das leitende Padfreilegt; und Ausbilden eines leitenden Kontaktes in dem Kontaktloch.
    [16] Verfahren nach Anspruch 13, bei dem das zweite Mustereine Ätzselektivität relativzu dem ersten Muster aufweist.
    [17] Verfahren nach Anspruch 16, bei welchem das ersteMuster ein Oxid aufweist.
    [18] Verfahren nach Anspruch 17, bei dem das zweite Musterein leitendes Material enthält.
    [19] Verfahren nach Anspruch 18, bei dem das zweite MusterPolysilizium aufweist.
    [20] Halbleitervorrichtung, mit: Gatestrukturen,die in einem Zellenbereich und einem Nicht-Zellenbereich eines Halbleitersubstrats ausgebildetsind; einer ersten Kontaktzone und einer zweiten Kontaktzonein dem Zellenbereich zwischen den Gatestrukturen; einer erstenIsolierschicht, die überder ersten und der zweiten Kontaktzone darüber liegt; einem erstenPad und einem zweiten Pad, die jeweils die erste Kontaktzone bzw.die zweite Kontaktzone überdie erste Isolierschicht kontaktieren; einer zweiten Isolierschicht,die auf der ersten Isolierschicht, auf dem ersten Pad und auf demzweiten Pad in dem Zellenbereich und auf der ersten Isolierschichtin dem Nicht-Zellenbereich ausgebildet ist; einer Bitleitungsstruktur,die auf der zweiten Isolierschicht in dem Zellenbereich ausgebildetist, wobei die Bitleitungsstruktur mit dem zweiten Pad verbundenist; einem Bitleitungskontaktpad (landing pad), welches aufder zweiten Isolierschicht in dem Nicht-Zellenbereich ausgebildetist; einer dritten Isolierschicht, die auf der Bitleitungsstrukturund auf dem Bitleitungskontaktpad ausgebildet ist; einem erstenKontaktmuster, welches auf der dritten Isolierschicht in dem Zellenbereichausgebildet ist, wobei das erste Kontaktmuster das erste Pad freilegt; einemzweiten Kontaktmuster, welches auf der dritten Isolierschicht indem Nicht-Zellenbereichausgebildet ist, wobei das zweite Kontaktmuster Löcher aufweist,die übereinem peripheren Abschnitt des Bitleitungskontaktpads darüber liegen; einemKontaktpfropfen, der das erste Kontaktpad durch die dritte Isolierschichtund die zweite Isolierschicht hindurch kontaktiert; einem drittenPad, welches auf dem Kontaktpfropfen in dem Zellenbereich ausgebildetist; leitenden Mustern, die innerhalb der Löcher ausgebildet sind und über demperipheren Abschnitt des Bitleitungskontaktpads darüber liegen,wobei die leitenden Muster eine Öffnungdazwischen aufweisen, um einen im wesentlichen zentralen Abschnittdes Kontaktpads (landing pad) freizulegen; einer vierten Isolierschicht,die auf dem ersten Kontaktmuster, auf dem dritten Pad, auf dem zweiten Kontaktmusterund dem leitenden Muster ausgebildet ist; und einem Metallkontakt,der Kontakt mit dem Bitleitungskontaktpad über die vierte Isolierschichtund das leitende Muster bildet, wobei sich der Metallkontakt durchdie Öffnunghindurch erstreckt.
    [21] Halbleitervorrichtung nach Anspruch 20, bei derjede Einrichtung gemäß der Bitleitungsstruktur unddem Bitleitungskontaktpad ein leitendes Bitleitungsmuster und einBitleitungsmaskenmuster aufweist.
    [22] Halbleitervorrichtung nach Anspruch 21, bei derdas leitende Bitleitungsmuster eine erste Schicht aus einer Metallverbindungund eine zweite Schicht aus einem Metall aufweist.
    [23] Halbleitervorrichtung nach Anspruch 22, bei derdie erste Schicht Titan/Titannitrid und die zweite Schicht Wolframaufweist.
    [24] Halbleitervorrichtung nach Anspruch 21, bei derdas Bitleitungsmaskenmuster Nitrid aufweist.
    [25] Halbleitervorrichtung nach Anspruch 21, bei derder Metallkontakt mit dem leitenden Bitleitungsmuster über dasBitleitungsmaskenmuster verbunden ist.
    [26] Halbleitervorrichtung nach Anspruch 20, bei derdas erste Kontaktmuster unter Verwendung eines Materials ausgebildetist, welches identisch mit demjenigen des zweiten Kontaktmustersist.
    [27] Halbleitervorrichtung nach Anspruch 26, bei derdas leitende Muster eine Ätzselektivität relativzu dem zweiten Kontaktmuster aufweist.
    [28] Halbleitervorrichtung nach Anspruch 27, bei derdas leitende Muster Polysilizium aufweist und das zweite KontaktmusterOxid aufweist.
    [29] Verfahren zur Herstellung einer Halbleitervorrichtung,mit den folgenden Schritten: Ausbilden von Gatestrukturen ineinem Zellenbereich und einem Nicht-Zellenbereich eines Halbleitersubstrats; Ausbildeneiner ersten Kontaktzone und einer zweiten Kontaktzone in dem Zellenbereichdes Substrats zwischen den Gatestrukturen; Ausbilden einerersten Isolierschicht auf dem Substrat; Ausbilden von erstenKontaktlöchern,welche die erste Kontaktzone und die zweite Kontaktzone freilegen, durchteilweises Ätzender ersten Isolierschicht; Ausbilden eines ersten Pads undeines zweiten Pads in den ersten Kontaktlöchern, wobei das erste Pad unddas zweite Pad die erste Kontaktzone bzw. die zweite Kontaktzonekontaktieren; Ausbilden einer zweiten Isolierschicht auf derersten Isolierschicht, auf dem ersten Pad und auf dem zweiten Padin dem Zellenbereich und auf der ersten Isolierschicht in dem Nicht-Zellenbereich; Ausbildeneines zweiten Kontaktloches, welches das zweite Pad freilegt, durchteilweises Ätzender zweiten Isolierschicht in dem Zellenbereich; Ausbildeneines ersten Kontaktes, der das zweite Pad in dem zweiten Kontaktlochkontaktiert; Ausbilden einer Bitleitungsstruktur auf dem ersten Kontaktund auf der zweiten Isolierschicht in dem Zellenbereich, und Ausbildeneines Bitleitungskontaktierpads (landing pad) auf der zweiten Isolierschicht indem Nicht-Zellenbereich; Ausbilden einer dritten Isolierschichtauf der Bitleitungsstruktur und auf dem Bitleitungskontaktierpad; Ausbildeneines dritten Kontaktloches, welches das erste Pad freilegt, durchteilweises Ätzender dritten Isolierschicht und der zweiten Isolierschicht in dem Zellenbereich; Ausbildeneines zweiten Kontaktes, welcher das erste Pad in dem dritten Kontaktlochkontaktiert; Ausbilden eines ersten Kontaktmusters, welchesden zweiten Kontakt auf der dritten Isolierschicht in dem Zellenbereichfreilegt, und Ausbilden eines zweiten Kontaktmusters zum Freilegeneines peripheren Abschnitts des Bitleitungskontaktierpads auf derdritten Isolierschicht in dem Nicht-Zellenbereich; Ausbildeneines dritten Pads auf dem freigelegten zweiten Kontakt, und Ausbildeneines leitenden Musters, welches über der peripheren Zone desBitleitungskontaktierpads darüberliegt oder darüberverläuft,wobei das zweite Muster eine Öffnungaufweist, durch die eine im wesentlichen zentrale Zone des Kontaktierpadsfreigelegt wird; und Ausbilden eines Metallkontaktes, der dasBitleitungskontaktierpad kontaktiert, wobei der Metallkontakt sichdurch die Öffnunghindurch erstreckt.
    [30] Verfahren nach Anspruch 29, bei dem die zweite unddie dritte Isolierschicht irgendeines der Materialien, ausgewählt ausder Gruppe bestehend aus USG, SOG, PE-TEOS, HDP-CVD-Oxid, BPSG undPSG und Kombinationen derselben.
    [31] Verfahren nach Anspruch 29, ferner mit einem Schrittgemäß Planierender zweiten Isolierschicht und der dritten Isolierschicht mit Hilfeeines chemisch-mechanischen Polierprozesses, eines Rückätzprozessesoder eines Kombinationsprozesses, bestehend aus einem chemisch-mechanischen Polierprozeß und einemRückätzprozeß.
    [32] Verfahren nach Anspruch 29, bei dem das Ausbildender Bitleitungsstruktur und des Bitleitungskontaktierpads folgendesumfaßt: Ausbildeneiner ersten leitenden Schicht auf dem ersten Kontakt und auf derzweiten Isolierschicht in dem Zellenbereich und auf der zweitenIsolierschicht in dem Nicht-Zellenbereich; Ausbilden einerMaskenschicht auf der ersten leitenden Schicht; und Ätzen derMaskenschicht und der ersten leitenden Schicht, um die Bitleitungsstrukturauszubilden, die ein leitendes Bitleitungsmuster und ein Bitleitungsmaskenmusterin dem Zellenbereich enthält,und um das Bitleitungskontaktierpad auszubilden, welches ein leitendesBitleitungsmuster und ein Bitleitungsmaskenmuster in dem Nicht-Zellenbereichenthält.
    [33] Verfahren nach Anspruch 29, bei dem die Ausbildungder Bitleitungsstruktur und des Bitleitungskontaktierpads folgendesumfaßt: Ausbildeneiner ersten Schicht auf dem ersten Kontakt und auf der zweitenIsolierschicht in dem Zellenbereich und auf der zweiten Isolierschichtin dem Nicht-Zellenbereich; Ausbildeneiner zweiten Schicht auf der ersten Schicht; Ausbilden einerMaskenschicht auf der zweiten Schicht; und Ätzen der Maskenschicht, derzweiten Schicht und der ersten Schicht, um die Bitleitungsstrukturauszubilden, die ein leitendes Bitleitungsmuster und ein Bitleitungsmaskenmusterin dem Zellenbereich enthält, undum das Bitleitungskontaktierpad auszubilden, welches ein leitendesBitleitungsmuster und ein Bitleitungsmaskenmuster in dem Nicht-Zellenbereich enthält.
    [34] Verfahren nach Anspruch 29, bei dem die Ausbildungdes Metallkontaktes ferner folgendes umfaßt: Ausbilden einer viertenIsolierschicht auf dem ersten Kontaktmuster, auf den zweiten Kontaktmustern,auf dem Bitleitungskontaktierpad und auf dem leitenden Muster; und Ausbildeneines vierten Kontaktloches, um das Bitleitungskontaktierpad freizulegen,durch teilweises Ätzender vierten Isolierschicht und des zweiten Kontaktmusters.
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